一．什么是IBERT

Integrated Bit Error RatioTester（IBERT）是Xilinx提供的用于測(cè)試transceiver的免費(fèi)IP。IBERT的example design是一個(gè)集transceiver、logic、ILA、VIO、Pattern Generator and Checker、DRP于一體的參考設(shè)計(jì)，方便用戶在不寫代碼的情況下測(cè)試當(dāng)前硬件條件下transceiver能否工作在用戶需要的線速率。IBERT的功能框圖如下：

我們一直推薦用戶在FPGA板卡硬件調(diào)試中使用IBERT測(cè)試transceiver，以便于排除電源、參考時(shí)鐘和連接介質(zhì)的問(wèn)題，確保transceiver可以正常進(jìn)行用戶需要的高速串行設(shè)計(jì)調(diào)試。

關(guān)于IBERT IP GUI中的選項(xiàng)和配置項(xiàng)的具體解釋，example design中的設(shè)計(jì)和使用方法，此文中不做闡述，用戶可以參考Xilinx官方文檔，如PG173、PG196、PG246等。此處強(qiáng)調(diào)和實(shí)際使用相關(guān)聯(lián)的幾點(diǎn)細(xì)節(jié)：

IBERT的example design頂層代碼可見(jiàn)，用戶可以在設(shè)計(jì)中添加邏輯，比如光模塊的使能信號(hào)控制等;

IBERT中的Eye Scan功能并不是只有在IBERT中可以用，我們?cè)谄渌咚俅袇f(xié)議中如果使能了transceiver的Eye Scan功能，一樣可以在鏈路工作的同時(shí)來(lái)掃描眼圖，比如xapp1198中就提供了在PCIE鏈路工作情況下使用Eye Scan功能掃描眼圖的參考設(shè)計(jì);

IBERT中可配置的環(huán)回模式就是transceiver內(nèi)部的環(huán)回模式，如下圖所示：1所示的數(shù)據(jù)通路為Near-end PCS環(huán)回；2所示的通數(shù)據(jù)路為Near-end PMA環(huán)回；3所示的數(shù)據(jù)通路為Far-end PMA環(huán)回；4所示的數(shù)據(jù)通路為Far-end PCS環(huán)回;

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二．PL IBERT測(cè)試中的常見(jiàn)問(wèn)題

在我們把一個(gè)PL transceiver的IBERT測(cè)試工程bitstream通過(guò)JTAG下載到FPGA芯片中后，點(diǎn)擊Auto detect links或者create links，就可以創(chuàng)建link鏈接，配置link中的一些參數(shù)，如pattern、loopbackmode、TX diff-swing、TX Pre-Emphasis等，如下圖所示：

三．ZU+ MPSoC中的PS IBERT GTR

在ZYNQ Ultrascale+ MPSoC中PS側(cè)集成了GTR，可以配置為PCIE2.0、USB3.0、Displayport TX、SATA或者GEM Ethernet，PSGTR也可以使用IBERT來(lái)進(jìn)行測(cè)試，但是不需要使用PL的IBERT IP，具體操作流程本文不做詳細(xì)描述，請(qǐng)參考UG936文檔中的Lab10。

此處僅強(qiáng)調(diào)PS IBERT GTR和PL IBERT的區(qū)別之處：

PS IBERT GTR在測(cè)試時(shí)不需要下載bitstream文件，只需要配置好PS GTR，并使用對(duì)應(yīng)的FSBL文件來(lái)進(jìn)行加載，就可以create links；

PS IBERT GTR比PL IBERT減少了幾個(gè)功能：BER、patterngenerator和pattern checker、參數(shù)配置和調(diào)整；

PS IBERT GTR同樣具備Eye Scan和Bathtub Scan功能，我在一塊板卡上插入U(xiǎn)SB3.0的U盤，設(shè)置BER為10 -9 ，測(cè)試掃描結(jié)果如下圖所示：

特別感謝Xilinx專家Antony Gu對(duì)本文初稿的指正和修改建議。

如果您在transceiver方面和IBERT測(cè)試方面有問(wèn)題，歡迎聯(lián)系：

simonyang@comtech.com.cn

charlesxu@comtech.com.cn

關(guān)注我們